Проектні норми в мікроелектроніці: де насправді 7 нанометрів в технології 7 нм?

Сучасні мікроелектронні технології — як «Десять негренят». Вартість розробки і обладнання так велика, що з кожним новим кроком вперед хтось відвалюється. Після новини про відмову GlobalFoundries від розробки 7 нм їх залишилося троє: TSMC, Intel і Samsung. А що таке, власне, “проектні норми” і де там той самий заповітний розмір 7 нм? І чи є він там взагалі?

Малюнок 1. Транзистор Fairchild FI-100, 1964 рік.

Перші серійні МДН-транзистори вийшли на ринок в 1964 році і, як можуть побачити з малюнка досвідчені читачі, вони майже нічим не відрізнялися від більш-менш сучасних — крім розміру (подивіться на дріт для масштабу).

Навіщо зменшувати розмір транзисторів? Найбільш очевидний відповідь на це питання носить назву закону Мура свідчить, що кожні два роки кількість транзисторів на кристалі має збільшуватися вдвічі, а значить лінійні розміри транзисторів повинні зменшуватися в корінь з двох разів. Закону Мура слід багато інших чинників, складових дорожню карту мікроелектроніки ITRS. Найбільш проста і груба формулювання методів реалізації закону Мура (також відома як закон мініатюризації Деннарда) — зростання числа транзисторів на чіпі не повинен призводити до зростання щільності споживаної потужності, тобто із зменшенням розмірів транзисторів повинні пропорційно зменшуватися напруга живлення і робочий струм.
Струм через МОП-транзистор пропорційний відношенню його ширини до довжини, а значить ми можемо зберігати один і той же струм, пропорційно зменшуючи обидва цих параметра. Більш того, зменшуючи розміри транзистора, ми зменшуємо ще і ємність затвора (пропорційну добутку довжини і ширини каналу), роблячи схему ще швидше. Загалом, у цифровій схемі немає практично ніяких причин робити транзистори більше, ніж мінімально допустимий розмір. Далі починаються нюанси щодо того, що в логіці p-канальні транзистори зазвичай дещо ширше n-канальних, щоб компенсувати різницю в рухливості носіїв заряду, а в пам’яті навпаки, n-канальні транзистори ширше, щоб пам’ять нормально записувалася через некомплементарный ключ, але це дійсно нюанси, а глобально — чим менше розміри транзистора — тим краще для цифрових схем.

Саме тому довжина каналу завжди була самим маленьким розміром в топології мікросхеми, і самим логічним позначенням проектних норм.

Тут треба помітити, що вищенаведені міркування про розмір не справедливі для аналогових схем. Наприклад, прямо зараз на другому моніторі комп’ютера — узгоджена пара транзисторів по 150 нм технології, на 32 шматки розміром 8/1 мкм кожен. Так робиться для того, щоб забезпечити ідентичність цих двох транзисторів, незважаючи на технологічний розкид параметрів. Площа при цьому має другорядне значення.

У технологів і топологов існує так звана лямбда-система типових розмірів топології. Вона дуже зручна для вивчення проектування (і була придумана в університеті Берклі, якщо я не помиляюся) і перенесення дизайнів з фабрики на фабрику. Фактично, це узагальнення типових розмірів і технологічних обмежень, але трохи загрубленное, щоб на будь-якій фабриці точно вийшло. На її прикладі зручно подивитися на типові розміри елементів у мікросхемі. Принципи в основі лямбда-системи дуже прості:

1. якщо зсув елементів на двох різних фотолітографічних масках має катастрофічні наслідки (наприклад, коротке замикання), то запас розмірів для запобігання нестикувань повинен бути не менше двох лямбд;
2. якщо зсув елементів має небажані, але не катастрофічні наслідки, запас розмірів повинен бути не менше однієї лямбды;
3. мінімально допустимий розмір вікон фотошаблона — дві лямбды.

З третього пункту випливає, зокрема, те, що лямбда в старих технологіях — половина проектної норми (точніше, що довжина каналу транзистора і проектні норми — дві лямбды).

Малюнок 2. Приклад топології, виконаної з лямбда-системі.

Лямбда-система відмінно працювала на старих проектних нормах, дозволяючи зручно переносити виробництво з фабрики на фабрику, організовувати друге постачальників мікросхем і робити ще багато чого корисного. Але з ростом конкуренції та кількості транзисторів на чіпі фабрики стали прагнути зробити топологію трохи компактніше, тому зараз правила проектування, відповідні «чистої» лямбда-системі, вже не зустріти хіба що в ситуаціях, коли розробники самостійно їх загрубляють, маючи на увазі ймовірність виробництва чіпа на різних фабриках. Тим не менш, за довгі роки в галузі склалася прямий зв’язок «проектні норми = довжина каналу транзистора», яка успішно існувала до тих пір, поки розміри транзисторів не досягли десятків нанометрів.

Малюнок 3. Схематичний розріз транзистора.

На цьому малюнку наведено ДУЖЕ сильно спрощений розріз звичайного планарного (плоского) транзистора, що демонструє різницю між топологічною довжиною каналу (Ldrawn) і ефективною довжиною каналу (Leff). Звідки береться різниця?

Говорячи про мікроелектронної технології, майже завжди згадують фотолітографію, але набагато рідше — інші, нітрохи не менш важливі технологічні операції: травлення, іонну імплантацію, дифузію і т. д. і т. п. Для нашої з вами розмови буде не зайвим нагадування про те, як працюють дифузія і іонна імплантація.

Малюнок 4. Порівняння дифузії та іонної імплантації.

З дифузією все просто. Ви берете кремнієву пластину, на якій заздалегідь (за допомогою фотолітографії) нанесений малюнок, що закриває оксидом кремнію ті місця, де домішка не потрібна, і відкриває ті, де вона потрібна. Далі потрібно помістити газоподібну домішка в одну камеру з кристалом і нагріти до температури, при якій домішка почне проникати в кремній. Регулюючи температуру і тривалість процесу, можна домогтися необхідної кількості і глибини домішки.

Очевидний мінус дифузії, що домішка проникає в кремній у всіх напрямках однаково, що вниз, убік, таким чином скорочуючи ефективну довжину каналу. І ми говоримо зараз про сотні нанометрів! Поки проектні норми вимірювалися в десятки мікрон, все було нормально, але зрозуміло, що таке становище не могло тривати довго, і на зміну дифузії прийшла іонна імплантація.

При іонній імплантації пучок іонів домішки розганяється і спрямовується на пластину кремнію. При цьому всі іони рухаються в одному напрямку, що практично виключає їх розповзання в сторони. В теорії, звичайно ж. На практиці після іонної імплантації кристал багато разів нагрівається для інших операцій, і іони все-таки трохи розповзаються в сторони, хоч і на значно менші відстані, ніж при дифузії.

Тим не менше, якщо ми повернемося до малюнка транзистора, то побачимо, що різниця між топологічною і ефективною довжиною каналу починається саме з-за цього невеликого розповзання. Їй, в принципі, можна було б знехтувати, але вона — не єдина причина відмінності. Є ще короткоканальные ефекти. Їх п’ять, і вони різними способами змінюють параметри транзистора у разі, якщо довжина каналу наближається до різних фізичних обмежень. Описувати всі їх я не буду, зупинюся на самому релевантному для нас — DIBL (Drain-Induced Barrier Lowering, індуковане стоком зниження потенційного бар’єру).

Для того, щоб потрапити в сток, електрон (або дірка) повинен подолати потенційний бар’єр стокового pn-переходу. Напруга на затворі зменшує цей бар’єр, таким чином керуючи струмом через транзистор, і ми хочемо, щоб напруга на затворі було єдиним керуючим напругою. На жаль, якщо канал транзистора занадто короткий, на поведінку транзистора починає впливати стоковий pn-перехід, який по-перше, знижує поровогое напруга (див. малюнок нижче), а по-друге, на струм через транзистор починає впливати напругу не тільки на затворі, але і на стоці, тому що товщина стокового pn-переходу увеличиается пропорційно напрузі на стоці і відповідно скорочує канал.

Малюнок 5. Ефект Drain-Induced Barrier Lowering (DIBL).
Джерело — вікіпедія.

Крім того, зменшення довжини каналу призводить до того, що носії заряду починають вільно потрапляти з джерела в стік, минаючи канал і формуючи струм витоку (bad current на малюнку нижче), він же статичне енергоспоживання, відсутність якого було однією з важливих причин раннього успіху КМОП-технології, досить гальмівний у порівнянні з біполярними конкурентами того часу. Фактично, кожен транзистор в сучасній технології має стоїть паралельно йому резистор, номінал якого тим менше, чим менше довжина каналу.

Малюнок 6. Зростання статичного споживання через витоки в технологіях з коротким каналом.
Джерело — Synopsys.

Малюнок 7. Частка статичного енергоспоживання мікропроцесорів на різних проектних нормах.

Джерело — B. Dieny et. al., «Spin-Transfer Effect and its Use in Spintronic Components», International Journal of Nanotechnology, 2010

Зараз же, як ви можете бачити на зображенні вище, статичний споживання перевищує динамічне і є важливим препятстствием для створення малопотребляющих мікросхем, наприклад, для носимой електроніки та інтернету речей. Власне, приблизно в момент, коли це стало важливою проблемою, і почався маркетинговий мухлеж з проектними нормами, тому що прогрес в літографії став випереджати прогрес у фізиці.

Для боротьби з небажаними ефектами короткого каналу на проектних нормах 800-32 нанометрів було придумано дуже багато різних технологічних рішень, і я не буду описыавть їх всі, інакше стаття розростеться до зовсім вже непристойних розмірів, але з кожним новим кроком доводилося впроваджувати нові рішення — додаткові легування областей, прилеглих до pn-переходів, легування в глибині для запобігання витоків, локальне перетворення кремнію в транзисторах в кремній-германій… Ні один крок у зменшенні розмірів транзисторів не дався просто так.

Малюнок 8. Ефективна довжина каналу в технологіях 90 нм і 32 нм. Транзистори зняті в одному і тому ж масштабі. Напівкола на малюнках — це форма додаткового слабкого подлегирования стоків (LDD, lightly doped drain), делаемого для зменшення ширини pn-переходів.

Джерело — Synopsys.

Типові розміри металізації і відстані між елементами при переході від 90 нм до приблизно 28 нм зменшувалися пропорційно зменшенню цифри проектних норм, тобто типовий розмір наступного покоління становив 0.7 від попереднього (щоб, відповідно до закону Мура, отримати дворазове зменшення площі). Одночасно з цим довжина каналу зменшувалася в кращому випадку як 0.9 від попереднього покоління, а ефективна довжина каналу практично не змінювалася. З малюнка вище добре видно, що лінійні розміри транзисторів при переході від 90 нм до 32 нм змінилися взагалі не в три рази, і всі ігри технологів були навколо зменшення перекриттів затвора і легованих областей, а також навколо контролю за статичними витоками, який не дозволяли робити канал коротше.

В підсумку стали зрозумілі дві речі:

1. спуститися нижче 25-20 нм без технологічного прориву не вийде;
2. маркетологам стало все складніше малювати картину відповідності прогресу технології закону Мура.

Закон Мура — це взагалі суперечлива тема, тому що він не є законом природи, а емпіричним спостереженням деяких фактів з історії однієї конкретної компанії, экстраполированном на майбутній прогрес всієї галузі. Власне, популярність закону Мура нерозривно пов’язана з маркетологами Intel, які зробили його своїм прапором і, насправді, багато років штовхали індустрію вперед, змушуючи її відповідати закону Мура там, де, можливо, варто було б трохи почекати.

Який вихід знайшли ситуації маркетологи? Вельми витончений.

Довжина каналу транзистора — це добре, але як по ній оцінити виграш площі, який дає перехід на нові проектні норми? Досить давно в індустрії для цього використовувалася площа шеститранзисторной комірки пам’яті — самого популярного будівельного блоку мікропроцесорів. Саме з таких осередків зазвичай складається кеш-пам’ять і регістровий файл, які можуть займати полкристалла, і саме тому схему і топологію шеститранзисторной осередку завжди ретельно вилизують до межі (часто — спеціальні люди, які тільки цим і займаються), так що це дійсно хороша міра щільності упаковки.

Малюнок 9. Схема шеститранзисторной комірки статичної пам’яті.

Малюнок 10. Різні варіанти топології шеститранзисторной комірки статичної пам’яті. Джерело — G. Apostolidis et. al., «Design and Simulation of 6T SRAM Cell Architectures in 32nm Technology», Journal of Engineering Science and Technology Review, 2016

Так що досить давно в описах технологій цифру проектних норм супроводжувала друга цифра — площа комірки пам’яті, яка, по ідеї, повинна бути похідною від довжини каналу. А далі сталася цікава підміна понять. В момент, коли пряме масштабування перестало працювати, і довжина каналу перестала зменшуватися кожні два роки за законом Мура, маркетологи здогадалися, що не можна виводити площа комірки пам’яті з проектних норм, а виводити цифру проектних норм з площі комірки пам’яті!

Тобто натурально “раніше у нас була довжина каналу 65 нм і площа комірки пам’яті Х, а тепер довжина каналу 54 нм, але ми стиснули металізацію, і тепер площа осередку стала Х/5, що приблизно відповідає переходу від 65 до 28 нм. Так давайте усім скажемо, що у нас проектні норми 28 нм, а про довжину каналу 54 нм нікому говорити не будемо?” Справедливості заради, стиснули металізацію” — це теж важливе досягнення, і якийсь час після початку проблем з мініатюризацією власне транзисторів озвученими проектним нормам відповідала мінімальна ширина металізації, розмір контакту до транзистору або ще якась цифра на топології. Але далі почалися танці з FinFET транзисторами, у яких ключові розміри ніяк не пов’язані з дозволом літографії, швидкості мініатюризації транзисторів і всього іншого остаточно розійшлися, і єдиною нормальною цифрою залишилася площа комірки пам’яті, на основі якої нам зараз і повідомляють про “10”, “7” і “5” нанометрів.

Малюнок 11. Порівняння технологій 14 нм і 10 нм Intel.
Джерело — Intel.

Ось чудовий приклад цього “нового скейлінгу”. Нам показують, як змінилися характерні розміри в комірці пам’яті. Багато параметри, але про довжині і ширині каналу транзистора тут ні слова!

Як вирішували проблему неможливості зменшення довжини каналу і контролю за витоками технологи?

Вони знайшли два шляхи. Перший — в лоб: якщо причина витоків — велика глибина імплантації, давайте зменшимо її, бажано радикально. Технологія «кремній на ізоляторі» (КНІ) відома вже дуже давно і активно застосовувалася всі ці роки, наприклад в 130-32 нм процесори AMD, 90 нм процесор приставки Sony Playstation 3, а також впливу, силової або космічної електроніці), але зі зменшенням проектних норм вона отримала друге дихання.

Малюнок 12. Порівняння транзисторів, виконаних за звичайною об’ємної і FDSOI (повністю збіднений КНС) технологіях.
Джерело — ST Microelectronics.

Як бачите, ідея більш ніж елегантна — під дуже тонким активним шаром розташовується оксид, прибирає шкідливий струм витоку на корню! Заодно, за рахунок зменшення ємності pn-переходів (прибрали чотири з п’яти сторін куба стоку) збільшується швидкодія і ще зменшується енергоспоживання. Саме тому зараз технології FDSOI 28-22-20 нм активно рекламуються як платформи для мікросхем інтернету речей — споживання дійсно скорочується в рази, якщо не на порядок. І ще такий підхід дозволяє в перспективі поскейлить звичайний плоский транзистор до рівня 14-16 нм, чого об’ємна технологія вже не дозволить.

Тим не менше, нижче 14 нм на FDSOI особливо не опуститися, та й інші проблеми у технології теж є (наприклад, страшна дорожнеча підкладок КНС), у зв’язку з чим індустрія прийшла до іншого рішенням — FinFET транзисторів. Ідея FinFET транзистора теж дуже елегантна. Ми хочемо, щоб більша частина простору між стоком і витоком управлялася затвором? Так давайте окружим це простір затвором з усіх боків! Добре, що не зі всіх, трьох буде цілком достатньо.

Малюнок 13. Структура FinFET.
Джерело — A. Tahrim et.al., «Design and Performance Analysis of 1-Bit FinFET Full Adder Cells for Subthreshold Region at 16 nm Process Technology», Journal of Nanomaterials, 2015

Малюнок 14. Порівняння енергоспоживання різних варіантів суматора, виконаних на планарних транзисторах і на FinFET.
Джерело — A. Tahrim et.al., «Design and Performance Analysis of 1-Bit FinFET Full Adder Cells for Subthreshold Region at 16 nm Process Technology», Journal of Nanomaterials, 2015

У FinFET канал не плоский і знаходиться прямо під поверхнею підкладки, а утворює вертикальний плавець (Fin — це і є плавник), що виступає над поверхнею і з трьох сторін оточений затвором. Таким чином, весь простір між стоком і витоком контролюється затвором, і статичні витоку дуже сильно зменшуються. Першими FinFET серійно випустили Intel на проектних норм 22 нм, далі підтяглися інші топові виробники, включаючи такого апологета КНС, як Global Foundries (колишні AMD).

Вертикальність каналу в FinFET, крім усього іншого, дозволяє економити на площі клітинки, тому що FinFET з широким каналом досить вузький в проекції, і це, в свою чергу, знову допомогло маркетологам з їх розповідями про площу комірки пам’яті і її дворазове зменшення з кожним новим кроком «проектних норм», вже ніяк не прив’язаних до фізичним розмірами транзистора.

Малюнок 15. Топології різних варіантів комірок пам’яті (5T-9T) в технології з FinFET. Джерело — M. Ansari et. al., «A near-threshold 7T SRAM cell with high write and read margins and low write time for sub-20 nm FinFET technologies», the VLSI Journal on Integration, Volume 50, June 2015.

Ось приклади різних варіантів комірок пам’яті в технології з FinFET. Бачите, як геометрична ширина каналу набагато менше довжини? Також можна бачити, що, незважаючи на всі пертурбації, лямбда-система у топологов все ще в ходу для кількісних оцінок. А що з абсолютними цифрами?

Малюнок 16. Деякі розміри транзисторів в 14-16 нм технології.
Джерело — the ConFab 2016 conference proceedings.

Як видно з малюнка, топологічна довжина каналу в 16 нм FinFET технології все ще більше, ніж 20-25 нм, про яких говорилося вище. І це логічно, адже фізику не обдуриш. Але з цього ж рисунка можна зробити й інший, більш цікавий висновок: якщо придивитися, то стає зрозуміло, що мінімальний наявний в транзисторах розмір — це не довжина каналу, а ширина плавця. І тут нас очікує дивне відкриття: ширина плавця в техпроцесі Intel 16 nm становить (барабанний дріб!) ВІСІМ нанометрів.

Малюнок 17. Розміри плавця в 14 нм техпроцесі Intel.
Джерело — wikichip.org

Як бачите, тут маркетологи, прив’язавшись до розмірів комірки пам’яті, обдурили самі себе, і тепер змушені озвучувати цифру більше, ніж могли б. Насправді, звичайно, в умовах принципової зміни структури транзистора і очікування користувачів почути якусь метрику, використання метрики, що відображає щільність упаковки, було, напевно, єдино вірним рішенням, і маркетологи в кінцевому рахунку мали рацію, хоч це і призводить іноді до кумедних ситуацій, коли одні і ті ж проектні норми в різних компаніях називають по-різному. Наприклад, читаючи новини про те, що TSMC вже запустила 7 нм, а Intel знову затримує початок виробництва 10 нм, варто пам’ятати про те, що 7 нм TSMC і 10 нм Intel — це насправді одні і ті ж проектні норми з точки зору і щільності упаковки, і розмірів окремих транзисторів.

Що далі? Насправді, ніхто не знає. Закон Мура вичерпав себе вже досить давно, і якщо десять років тому відповідь на питання «що далі?» можна було знайти у звітах дослідних центрів, то зараз все частіше чути про те, що від перспективних розробок доводиться відмовлятися, так як вони виявляються надмірно складними у впровадженні. Так вже сталося з пластинами діаметром 450 міліметрів, так частково відбувається з EUV-літографією (з якою вчені носилися років двадцять), так, мабуть, відбудеться з транзисторами на графені і вуглецевих нанотрубках. Ще один технологічний прорив потрібен, але шляхи до нього, як це не прикро, поки що не видно. Дійшло до того, що новий директор TSMC Марк Ліу назвав найбільш перспективним напрямком розвитку микроэлектрнной технології не зменшення розмірів транзисторів, а 3D-інтеграцію. «Справжня» 3D-інтеграція, а не об’єднання декількох чіпів в одному корпусі дійсно буде величезною віхою у розвитку мікроелектроніки, але закон Мура як закон зменшення розмірів транзисторів, здається, помер остаточно.